LVDS收发传输实例功能图如下:由PLL(时钟生成)产生基准时钟;FPGA内部产生固定的1024字节位单位的有效数据帧以用作同步的pattern数据,通过LVDS发送出去;同时另一侧,FPGA也接收LVDS数据,进行位对齐处理,并且对有效数据进行解串;位对齐(bitalign)处理一般情况下,LVDS传输只有一个固定的时钟差分对和多个数据差分对。每个时钟对应地采集多个数据位的数据。如下:只有1个时钟和1个数据的LVDS传输,1个时钟周期可以传输1位、2位、3位…多个数据位。通常称这个时钟和数据的关系